SAR型 （逐次逼近型）

摘要：逐次逼近寄存器型(SAR)模數(shù)轉換器(ADC)占據(jù)著大部分的中等至高分辨率ADC市場。SAR ADC的采樣速率最高可達5Msps，分辨率為8位至18位。SAR架構允許高性能、低功耗ADC采用小尺寸封裝，適合對尺寸要求嚴格的系統(tǒng)。

本文說明了SAR ADC的工作原理，采用二進制搜索算法，對輸入信號進行轉換。本文還給出了SAR ADC的核心架構，即電容式DAC和高速比較器。最后，對SAR架構與流水線、閃速型以及Σ-Δ ADC進行了對比。

引言

逐次逼近寄存器型(SAR)模擬數(shù)字轉換器(ADC)是采樣速率低于5Msps (每秒百萬次采樣)的中等至高分辨率應用的常見結構。SAR ADC的分辨率一般為8位至16位，具有低功耗、小尺寸等特點。這些特點使該類型ADC具有很寬的應用范圍，例如便攜/電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)/信號采集等。

顧名思義，SAR ADC實質上是實現(xiàn)一種二進制搜索算法。所以，當內部電路運行在數(shù)兆赫茲(MHz)時，由于逐次逼近算法的緣故，ADC采樣速率僅是該數(shù)值的幾分之一。

SAR ADC的架構

盡管實現(xiàn)SAR ADC的方式千差萬別，但其基本結構非常簡單(見圖1)。模擬輸入電壓(VIN)由采樣/保持電路保持。為實現(xiàn)二進制搜索算法，N位寄存器首先設置在中間刻度(即：100... .00，MSB設置為1)。這樣，DAC輸出(VDAC)被設為VREF/2，VREF是提供給ADC的基準電壓。然后，比較判斷VIN是小于還是大于VDAC。如果VIN大于VDAC，則比較器輸出邏輯高電平或1，N位寄存器的MSB保持為1。相反，如果VIN小于VDAC，則比較器輸出邏輯低電平，N位寄存器的MSB清0。隨后，SAR控制邏輯移至下一位，并將該位設置為高電平，進行下一次比較。這個過程一直持續(xù)到LSB。上述操作結束后，也就完成了轉換，N位轉換結果儲存在寄存器內。

SAR ADC的工作流程

了解了SAR的架構后，我們以一個10位單端SAR ADC的整體為例，來說明SAR ADC的工作流程。該SAR ADC的架構如圖1所示，主要包括以下4個部分：采樣保持電路(Sample and Hold)、比較器(Comp)、10-bit逐次逼近寄存器及控制電路(SARLOGIC)、D／A轉換電路(DAC)。 輸入電壓Vin通過采樣保持電路得到采樣電壓Vsh，Vsh與DAC的輸出Vdac通過比較器進行比較，比較結果傳遞給逐次逼近寄存器，逐次逼近寄存器一方面輸出比較結果，另一方面控制DAC的轉換開關，以便進行下一位的轉換。

該SAR ADC的工作流程如圖2所示，它主要可以分為采樣、清零階段和比較階段。

第一步：采樣、清零階段。采樣保持電路中的開關S，閉合，Vin=Vsh，屬于跟隨階段；DAC中的電容C1p～C10p和C1n～C10n的下級板全部接GND，開關EN閉合，Vdac接GND，DAC處于清零階段。

第二步：比較階段。采樣保持電路中的開關Sa斷開，Vsh為采樣得到的電壓；DAC中的電容C1p～C10p的下級板接Vref，其余開關不動，而開關EN斷開，此時DAC的輸出結果：

Vsh與Vdac進行比較，如果Vsh大于Vdac，則比較器輸出為1，即D1=1，而逐次逼近寄存器根據(jù)比較結果，將電容C10n(MSB電容)的下級板偏轉到Vref；反之D1=0，C10p的下級板偏轉到GND。其余電容保持不變。

第j步：根據(jù)上一步比較的結果，得到DAC的輸出如下：

Vsh與Vdac進行比較，如果Vsh大于Vdac，則比較器輸出為1，即Dj-1=1，而逐次逼近寄存器根據(jù)比較結果，將電容C(11-j)n的下級板偏轉到Vref；反之Dj-1=0，C(11-j)p的下級板偏轉到GND。其余電容保持不變。直至j=11，比較結束，進入下一個轉換周期。

直到j>9時，結束轉換，進行數(shù)字輸出。

讓我們把這個過程簡化到4位進行演示，y軸(和圖中的粗線)表示DAC的輸出電壓。本例中，第一次比較表明VIN < VDAC。所以，位3置為0。然后DAC被置為01002，并執(zhí)行第二次比較。由于VIN > VDAC，位2保持為1。DAC置為01102，執(zhí)行第三次比較。根據(jù)比較結果，位1置0，DAC又設置為01012，執(zhí)行最后一次比較。最后，由于VIN > VDAC，位0確定為1。每一位都進行比較后，即可進行輸出。

注意，對于4位ADC需要四個比較周期。通常，N位SAR ADC需要N個比較周期，在前一位轉換完成之前不得進入下一次轉換。由此可以看出，該類ADC能夠有效降低功耗和空間，當然，也正是由于這個原因，分辨率在14位至16位，速率高于幾Msps (每秒百萬次采樣)的逐次逼近ADC極其少見。

SAR ADC的另一個顯著的特點是：功耗隨采樣速率而改變。這一點與閃速ADC或流水線ADC不同，后者在不同的采樣速率下具有固定的功耗。這種可變功耗特性對于低功耗應用或者不需要連續(xù)采集數(shù)據(jù)的應用非常有利(例如，用于PDA 數(shù)字轉換器)。

SAR的深入分析

SAR ADC的兩個重要部件是比較器和DAC，稍后我們可以看到，圖1中采樣/保持電路可以嵌入到DAC內，不作為一個獨立的電路。

SAR ADC的速度受限于：

·DAC的建立時間，在這段時間內必須穩(wěn)定在整個轉換器的分辨率以內(如：LSB)

·比較器，必須在規(guī)定的時間內能夠分辨VIN與VDAC的微小差異

·邏輯開銷

下面對DAC與比較器兩方面進行分析：

DAC

DAC的最大建立時間通常取決于其MSB的建立時間，原因很簡單，MSB的變化代表了DAC輸出的最大偏移。另外，ADC的線性也受DAC線性指標的限制。因此，由于元件固有匹配度的限制，分辨率高于12位的SAR ADC常常需要調理或校準，以改善其線性指標。雖然這在某種程度上取決于處理工藝和設計，但在實際的DAC設計中，元件的匹配度將線性指標限制在12位左右。

許多SAR ADC采用具有固有采樣/保持功能的電容式DAC。電容式DAC根據(jù)電荷再分配的原理產生模擬輸出電壓，由于這種類型的DAC在SAR ADC中很常用，所以，我們最好討論一下它們的工作原理。

電容式DAC包括一個由N個按照二進制加權排列的電容和一個“空LSB”電容組成的陣列。圖3是一個16位電容式DAC與比較器相連接的范例。采樣階段，陣列的公共端(所有電容連接的公共點，見圖3)接地，所有自由端連接到輸入信號(模擬輸入或VIN)。采樣后，公共端與地斷開，自由端與VIN斷開，在電容陣列上有效地獲得了與輸入電壓成比例的電荷量。然后，將所有電容的自由端接地，驅動公共端至一個負壓-VIN。

作為二進制搜索算法的第一步，MSB電容的底端與地斷開并連接到VREF，驅動公共端電壓向正端移動?VREF。

因此，VCOMMON = -VIN + ? × VREF

如果VCOMMON < 0 (即VIN > ? × VREF)，比較器輸出為邏輯1。如果VIN < ? × VREF，比較器輸出為邏輯0。

如果比較器輸出為邏輯1，MSB電容的底端保持連接至VREF。否則，MSB電容的底端連接至地。

接下來，下一個較小電容的底端連接至VREF，將新的VCOMMON電壓與地電位進行比較。

繼續(xù)上述過程，直至所有位的值均確定下來。

簡言之，VCOMMON = -VIN + BN-1 × VREF/2 + BN-2 × VREF/4 + BN-1 × VREF/8 + ... + B0 × VREF/2N-1 (B_為比較器輸出/ADC輸出位)。

DAC校準：

對于一個理想的DAC來講，每個與數(shù)據(jù)位相對應的電容應該精確到下一個較小電容的兩倍。在高分辨率ADC (如16位)中，這會導致過寬的數(shù)值范圍，以致無法用經(jīng)濟、可行的尺寸實現(xiàn)。16位的SAR ADC (如MAX195)實際由兩列電容組成，利用電容耦合減小LSB陣列的等效容值。MSB陣列中的電容經(jīng)過微調以降低誤差。LSB電容的微小變化都將對16位轉換結果產生明顯的誤差。不幸的是，僅僅依靠微調并不能達到16位的精度，或者補償由于溫度、電源電壓或其它參數(shù)的變化所造成的性能指標的改變。考慮到上述原因，MAX195內部為每個MSB電容配置了一個校準DAC，這些DAC通過電容耦合到主DAC輸出，根據(jù)它們的數(shù)字輸入調節(jié)主DAC的輸出。

校準時，首先要確定用于補償每個MSB電容誤差的修正代碼，并存儲該代碼。此后，當主DAC對應的數(shù)據(jù)位為高電平時就把存儲的代碼提供給適當?shù)男�準DAC，補償相關電容的誤差。一般由用戶發(fā)起校準過程，也可以在上電時進行自動校準。為降低噪聲效應，每個校準過程都執(zhí)行許多次(MAX195大約持續(xù)14,000個時鐘周期)，結果取平均值。當供電電壓穩(wěn)定后最好進行一次校準。高分辨率ADC應該在電源電壓、溫度、基準電壓或時鐘等任何一個參數(shù)發(fā)生顯著變化后進行再校準，因為這些參數(shù)對直流偏移有影響。如果只考慮線性指標，可以容許這些參數(shù)有較大改變。因為校準數(shù)據(jù)是以數(shù)字方式存儲的，無需頻繁轉換即可保持足夠的精度。

比較器

比較器需要具有足夠的速度和精度，盡管比較器的失調電壓不影響整體的線性度，它將給系統(tǒng)傳輸特性曲線帶來一個偏差，為減小比較器的失調電壓引入了失調消除技術。然而，還必須考慮噪聲，比較器的等效輸入噪聲通常要設計在1 LSB以內。比較器必須能夠分辨出整個系統(tǒng)精度以內的電壓，也就是說比較器需要保證與系統(tǒng)相當?shù)木�度�?

SAR ADC與其它ADC結構的比較

與流水線ADC相比

流水線ADC采用一種并行結構，并行結構中的每一級同時進行一位或幾位的逐次采樣。這種固有的并行結構提高了數(shù)據(jù)的吞吐率，但要以功耗和延遲為代價。所謂延遲，在此情況下定義為ADC采樣到模擬輸入的時間與輸出端得到量化數(shù)據(jù)的時間差。例如，一個5級流水線ADC至少存在5個時鐘周期的延遲，而SAR只有1個時鐘周期的延遲。需要注意的是，延遲的定義只是相對于ADC的吞吐率而言，并非指SAR的內部時鐘，該時鐘是吞吐率的許多倍。流水線ADC需要頻繁地進行數(shù)字誤差校準，以降低對流水線上每一級閃速ADC (即比較器)的精度要求。而SAR ADC的比較器精度只需與整體系統(tǒng)的精度相當即可。流水線ADC一般比同等級別的SAR需要更多的硅片面積。與SAR一樣，精度高于12位的流水線ADC通常需要一些某種形式的微調或校準。

與閃速ADC相比

閃速ADC由大量的比較器構成，每個比較器包括一個寬帶、低增益預放大器和鎖存器。預放大器必須僅用于提供增益，不需要高線性度和高精度，這意味著只有比較器的門限值才需具有較高的精度。所以，閃速ADC是目前轉換速率最快的一種架構。

通常需要折衷考慮閃速ADC的速度以及SAR DAC的低功耗和小尺寸特性。盡管極高速的8位閃速ADC (以及它們的折疊/內插變種)具有高達1.5Gsps的采樣速率(例如MAX104、MAX106和MAX108)，但很難找到10位的閃速ADC，而12位(及更高位)閃速ADC還沒有商用化的產品。這是由于分辨率每提高1位，閃速ADC中比較器的個數(shù)將成倍增長，同時還要保證比較器的精度是系統(tǒng)精度的兩倍。而在SAR ADC中，提高分辨率需要更精確的元件，但復雜度并非按指數(shù)率增長。當然，SAR ADC的速度是無法與閃速ADC相比較的。

與Σ-Δ轉換器相比

傳統(tǒng)的過采樣/Σ-Δ轉換器被普遍用于帶寬限制在大約22kHz的數(shù)字音頻應用。近來，一些寬帶Σ-Δ轉換器能夠達到1MHz至2MHz的帶寬，分辨率在12位至16位。這通常由高階Σ-Δ調制器(例如，4階或更高)配合一個多位ADC和多位反饋DAC構成。Σ-Δ轉換器具有一個優(yōu)于SAR ADC的先天優(yōu)勢：即不需要特別的微調或校準，即使分辨率達到16位至18位。由于該類型ADC的采樣速率要比有效帶寬高得多，因此也不需要在模擬輸入端增加快速滾降的抗混疊濾波器。由后端數(shù)字濾波器進行處理。Σ-Δ轉換器的過采樣特性還可用來“平滑”模擬輸入中的任何系統(tǒng)噪聲。

Σ-Δ轉換器要以速率換取分辨率。由于產生一個最終采樣需要采樣很多次(至少是16倍，一般會更多)，這就要求Σ-Δ調制器的內部模擬電路的工作速率要比最終的數(shù)據(jù)速率快很多。數(shù)字抽取濾波器的設計也是一個挑戰(zhàn)，并要消耗相當大的硅片面積。在不遠的將來，速度最高的高分辨率Σ-Δ轉換器的帶寬將不大可能高出幾兆赫茲很多。

總結

綜上所述，SAR ADC的主要優(yōu)點是低功耗、高分辨率、高精度、以及小尺寸。由于這些優(yōu)勢，SAR ADC常常與其它更大的功能集成在一起。SAR結構的主要局限是采樣速率較低，并且其中的各個單元(如DAC和比較器)，需要達到與整體系統(tǒng)相當?shù)木�度�?

一般dsp和mcu中集成的8位、12位、16位ADC多數(shù)是SAR型的，如ADI(Blackfin),STC，silabs等。

個人理解：這是一種低成本的adc實現(xiàn)方案，主要缺點是速度慢，在高精度ADC采用較少，但是成本低，電路低，在一些要求不高的場合依然廣泛采用。